本技術涉及半導體，并且更為具體地，涉及一種存儲電路、控制方法、控制裝置、存算系統(tǒng)和電子設備。

背景技術：

1、在傳統(tǒng)的計算模式，例如，在馮諾依曼架構中，存儲和計算物理分離。利用該計算模式進行數(shù)據(jù)處理時，數(shù)據(jù)在存儲器件和計算器件之間進行頻繁傳輸，帶來了數(shù)據(jù)傳輸時延和能耗。隨著大數(shù)據(jù)和人工智能等技術的發(fā)展，數(shù)據(jù)處理量迅速增長，數(shù)據(jù)傳輸需求也隨之迅速增加，由此帶來的傳輸時延和能耗日益凸顯，制約著數(shù)據(jù)處理能力的發(fā)展，使得傳統(tǒng)的計算模式難以滿足處理能力的需求。

2、存算一體架構可以將存儲和計算在物理上融合，該物理融合例如包括通過封裝等工藝將存儲和計算部分近距離集成；再如，在存儲器中集成具有處理能力的處理電路，實現(xiàn)存儲器內(nèi)處理功能的集成；又如，通過存儲器件來實現(xiàn)計算或者將數(shù)據(jù)存儲在計算器件中，實現(xiàn)存儲和計算的緊密集成。存算一體架構可以減少數(shù)據(jù)傳輸?shù)男枨?，降低傳輸時延和能耗，使得數(shù)據(jù)處理效率得到了極大的提升。然而，存算一體架構仍面臨著挑戰(zhàn)，例如，存算一體架構的計算效率仍有待提升。

技術實現(xiàn)思路

1、本技術提供一種存儲電路、控制方法、控制裝置、存算系統(tǒng)和電子設備，以提高存算一體架構的計算效率，從而實現(xiàn)算力的提升。

2、第一方面，提供了一種存儲電路，該存儲電路包括：第一存儲單元子陣列和第二存儲單元子陣列，其中，該第一存儲單元子陣列中的存儲單元的輸入端與第一輸入線組連接，該第一存儲單元子陣列中的存儲單元的輸出端與第一輸出線組連接；該第二存儲單元子陣列中的存儲單元的輸入端與第二輸入線組連接，該第二存儲單元子陣列中的存儲單元的輸出端與第二輸出線組連接；該第一輸入線組和該第二輸入線組獨立，用于交替向該第一存儲單元子陣列和該第二存儲單元子陣列提供輸入信號；該第一輸出線組與該第二輸出線組獨立，用于分別輸出該第一存儲單元子陣列和該第二存儲單元子陣列的計算結果。

3、通過本技術實施例的技術方案，存儲電路利用獨立的輸入線組和輸出線組將存儲單元陣列劃分為不同的存儲單元子陣列，該不同的存儲單元子陣列可以支持存儲單元陣列的交替式計算，通過交替式計算來提高存儲單元陣列或外圍電路的利用率，更多的釋放存儲單元陣列或外圍電路的算力，從而整體提升了存算系統(tǒng)的整體計算效率，最終提升芯片算力。

4、在第一方面的某些實現(xiàn)方式中，該存儲單元陣列包括第一行或第一列存儲單元，該第一行或第一列存儲單元包括該第一存儲單元子陣列的存儲單元和該第二存儲單元子陣列的存儲單元，分別連接第一輸入線和第二輸入線，該第一輸入線屬于該第一輸入線組，該第二輸入線屬于該第二輸入線組；或者，該存儲單元陣列包括第一行或第一列存儲單元，以及第二行或第二列存儲單元，該第一行或第一列存儲單元包括該第一存儲單元子陣列的存儲單元和第三存儲單元子陣列的存儲單元，分別連接第一輸入線和第三輸入線，該第二行或第二列存儲單元包括該第二存儲單元子陣列的存儲單元和第四存儲單元子陣列的存儲單元，分別連接第二輸入線和第四輸入線，其中，該第一輸入線屬于該第一輸入線組，該第二輸入線屬于該第二輸入線組，該第三輸入線屬于第三輸入線組，該第四輸入線屬于第四輸入線組，該第三輸入線組用于向該第三存儲單元子陣列輸入信號，該第四輸入線組用于向該第四存儲單元子陣列輸入信號，該存儲單元陣列還包括該第三存儲單元子陣列和該第四存儲單元子陣列。

5、通過本技術實施例的技術方案，存儲單元陣列可以被拆分為多于一組乒乓的存儲單元子陣列，可以讓不同組存儲單元子陣列的存儲單元共用輸入線，如此減小交替式計算時的耦合。

6、在第一方面的某些實現(xiàn)方式中，該存儲電路包括第一區(qū)域和第二區(qū)域，其中，該第一存儲單元子陣列和該第一輸出線組位于該第一區(qū)域，該第二存儲單元子陣列和該第二輸出線組位于該第二區(qū)域。

7、通過本技術實施例的技術方案，存儲電路被拆分為兩個區(qū)域，使得第一存儲單元子陣列計算時不影響第二存儲單元子陣列的信號建立，該結構有利于簡化第一輸入線組和第二輸入線組的布局，且對于存儲單元陣列的工藝改進要求較低，可以以較低成本的改進實現(xiàn)存儲電路的交替(或乒乓)計算。

8、在第一方面的某些實現(xiàn)方式中，該第一輸入線組和該第二輸入線組沿第一方向延伸，該第一輸出線組和該第二輸出線組沿第二方向延伸，該第一方向和該第二方向相交；該第二區(qū)域位于該第一區(qū)域沿該第一方向的一側。

9、在第一方面的某些實現(xiàn)方式中，該第一輸出線組中的輸出線與該第二輸出線組中的輸出線交錯排布。

10、在第一方面的某些實現(xiàn)方式中，該第一輸入線組包括第一輸入線，該第二輸入線組包括第二輸入線，該第一輸入線和該第二輸入線之間包括第三輸入線和第四輸入線中的至少一個，該第三輸入線屬于第三輸入線組，該第三輸入線組用于第三存儲單元子陣列的信號輸入，該第四輸入線屬于第四輸入線組，該第四輸入線組用于第四存儲單元子陣列的信號輸入。

11、在第一方面的某些實現(xiàn)方式中，該存儲電路包括第一存算陣列和第二存算陣列，其中，該第一存算陣列包括該第一存儲單元子陣列和該第二存儲單元子陣列，該第二存算陣列包括第三存儲單元子陣列和第四存儲單元子陣列；該第三存儲單元子陣列中的存儲單元的輸入端與第三輸入線組連接，該第三存儲單元子陣列中的存儲單元的輸出端與第三輸出線組連接；該第四存儲單元子陣列中的存儲單元的輸入端與第四輸入線組連接，該第四存儲單元子陣列中的存儲單元的輸出端與第四輸出線組連接；該第三輸入線組和該第四輸入線組獨立，用于交替向該第三存儲單元子陣列和該第四存儲單元子陣列提供輸入信號；該第三輸出線組與該第四輸出線組獨立，用于分別輸出該第三存儲單元子陣列和該第四存儲單元子陣列的計算結果。

12、通過本技術實施例的技術方案，存儲電路利用獨立的輸入線組和輸出線組將存儲單元陣列劃分為不同的存算陣列，每一個存算陣列包括多個存儲單元子陣列，該不同的存儲單元子陣列可以支持存儲單元陣列的交替式計算，通過交替式計算來提高存儲單元陣列或外圍電路的利用率，更多的釋放存儲單元陣列或外圍電路的算力，從而整體提升了存算系統(tǒng)的整體計算效率，最終提升芯片算力。

13、在第一方面的某些實現(xiàn)方式中，該第一輸出線組和該第三輸出線組為同一輸出線組；該第二輸出線組和該第四輸出線組為同一輸出線組。

14、在第一方面的某些實現(xiàn)方式中，該第一輸入線組包括第一輸入線，該第二輸入線組包括第二輸入線，該第三輸入線組包括第三輸入線，該第四輸入線組包括第四輸入線；其中，該第一輸入線和該第四輸入線連接的存儲單元位于同一行或同一列；或，該第一輸入線和該第二輸入線連接的存儲單元位于同一行或同一列。

15、在該實現(xiàn)方式中，存儲電路的同一行或同一列可以包括不同存算陣列的不同存儲單元子陣列中的存儲單元，可以減少同一存算單元中的不同存儲單元子陣列在交替計算時的耦合。

16、在第一方面的某些實現(xiàn)方式中，該第二輸入線和該第三輸入線連接的存儲單元位于同一行或同一列；或該第二輸入線和第五輸入線連接的存儲單元位于同一行或同一列，其中，該第五輸入線屬于第五輸入線組，第五輸入線組用于向第三存算陣列包括的第五存儲單元子陣列提供輸入信號，存儲電路還包括第三存算陣列。

17、在該實現(xiàn)方式中，存儲電路的同一行或同一列可以包括不同存算陣列的不同存儲單元子陣列中的存儲單元，可以減少同一存算單元中的不同存儲單元子陣列在交替計算時的耦合。

18、在第一方面的某些實現(xiàn)方式中，該第一輸入線組包括第一輸入線，該第二輸入線組包括第二輸入線，其中，該第一輸入線和該第二輸入線復用同一輸入電路。

19、在該實現(xiàn)方式中，第一輸入線組中的輸入線和第二輸入線組中的輸入線可以復用同一個輸入電路，減少了對于輸入子電路的數(shù)量要求，節(jié)省了外圍電路的復雜度，節(jié)省了芯片面積。

20、第二方面，提供了一種控制方法，用于控制存儲電路，該控制方法包括：控制該存儲電路的存儲單元陣列進行多輪計算任務，包括：控制第一存儲單元子陣列和第二存儲單元子陣列交替進行計算，其中該第一存儲單元子陣列對應的第一輪計算的時間和該第二存儲單元子陣列對應的第二輪計算的時間存在重疊。

21、在第二方面的某些實現(xiàn)方式中，控制該存儲電路的存儲單元陣列進行多輪計算任務，還包括：控制第三存儲單元子陣列和第四存儲單元子陣列交替進行計算，其中該第三存儲單元子陣列對應的第三輪計算的時間和該第四存儲單元子陣列對應的第四輪計算的時間存在重疊。

22、第三方面，提供了一種控制裝置，包括至少一個處理器和接口電路，該接口電路用于與存儲電路信號連接，該至少一個處理器用于執(zhí)行第二方面的任一項的控制方法。

23、第四方面，提供了一種存算系統(tǒng)，包括第一方面的任一項的存儲電路和控制裝置，用于控制該存儲電路。

24、第五方面，提供了一種電子設備，包括第四方面提供的存算系統(tǒng)。