本發(fā)明涉及存儲器裝置領域，且特別涉及一種多次寫入只讀存儲器陣列及其只讀存儲器。

背景技術：

1、互補式金屬氧化半導體(complementary?metal?oxide?semiconductor，cmos)制程技術已成為特殊應用集成電路(application?specific?integrated?circuit，asic)的常用制造方法。在計算機信息產(chǎn)品發(fā)達的今天，電子式可清除程序化只讀存儲器(electricallyerasable?programmable?read?onlymemory，eeprom)由于具備有電性編寫和抹除資料的非揮發(fā)性存儲器功能，且在電源關掉后資料不會消失，所以被廣泛使用于電子產(chǎn)品上。

2、非揮發(fā)性存儲器為可程序化的，其用以儲存電荷以改變存儲器的晶體管的柵極電壓，或不儲存電荷以留下原存儲器的晶體管的柵極電壓。抹除操作則是將儲存在非揮發(fā)性存儲器中的所有電荷移除，使得所有非揮發(fā)性存儲器回到原存儲器的晶體管的柵極電壓。非揮發(fā)性存儲器在燒錄時，其內(nèi)部的開關元件會被斷開或形成導通。為了程序化非揮發(fā)性存儲器陣列，需要施加一定的電壓和電流，這樣才能打開或關斷相對應的開關元件。為了提高只讀存儲器的穩(wěn)定性、可靠性、功耗效率、儲存密度和讀取速度，柵極電容的面積通常較大。然而，當柵極電容的面積愈大，整體阻值較大，電容值較小。

3、因此，本發(fā)明針對上述的困擾，提出一種多次寫入只讀存儲器陣列及其只讀存儲器，以解決現(xiàn)有技術所產(chǎn)生的問題。

技術實現(xiàn)思路

1、本發(fā)明提供一種多次寫入只讀存儲器陣列及其只讀存儲器，其大幅減少電容的面積與整體阻值，并提升電容值。

2、在本發(fā)明的一實施例中，提供一種多次寫入只讀存儲器陣列，其包括多條平行的共源線、多條平行的字符位元線與多個子存儲器陣列。共源線包括一第一共源線與一第二共源線，字符位元線與共源線互相垂直。字符位元線包括一第一字符位元線與一第二字符位元線，每一子存儲器陣列耦接二條共源線與二條字符位元線。每一子存儲器陣列包括一第一記憶晶胞、一第二記憶晶胞、一第三記憶晶胞與一第四記憶晶胞。第一記憶晶胞的控制端耦接第一字符位元線，資料端耦接第一共源線與第一字符位元線。第二記憶晶胞的控制端耦接第二字符位元線，資料端耦接第一共源線與第二字符位元線。第三記憶晶胞的控制端耦接第二字符位元線，資料端耦接第二共源線與第二字符位元線。第四記憶晶胞的控制端耦接第一字符位元線，資料端耦接第二共源線與第一字符位元線。

3、在本發(fā)明的一實施例中，第一記憶晶胞與第二記憶晶胞以第一共源線為軸對稱設置，第三記憶晶胞與第四記憶晶胞以第二共源線為軸對稱設置，第二記憶晶胞與第三記憶晶胞位于第一記憶晶胞與第四記憶晶胞之間。

4、在本發(fā)明的一實施例中，第一記憶晶胞、第二記憶晶胞、第三記憶晶胞與第四記憶晶胞設于具有第一導電型的一半導體區(qū)域中，第一記憶晶胞、第二記憶晶胞、第三記憶晶胞與第四記憶晶胞共同包括一第一柵極介電區(qū)塊、一第二柵極介電區(qū)塊、一第三柵極介電區(qū)塊、一第四柵極介電區(qū)塊、一第一導電柵極、一第二導電柵極、一第三導電柵極、一第四導電柵極、一第一重摻雜區(qū)、一第二重摻雜區(qū)、一第三重摻雜區(qū)、一第四重摻雜區(qū)與一第五重摻雜區(qū)。第一柵極介電區(qū)塊、第二柵極介電區(qū)塊、第三柵極介電區(qū)塊與第四柵極介電區(qū)塊分別設于半導體區(qū)域上。第一導電柵極、第二導電柵極、第三導電柵極與第四導電柵極分別設于第一柵極介電區(qū)塊、第二柵極介電區(qū)塊、第三柵極介電區(qū)塊與第四柵極介電區(qū)塊上。第一重摻雜區(qū)與第二重摻雜區(qū)設于半導體區(qū)域中，并分別位于第一導電柵極的正下方的半導體區(qū)域的相異兩側，且分別耦接第一字符位元線與第一共源線。第一重摻雜區(qū)與第二重摻雜區(qū)具有與第一導電型相反的第二導電型。第三重摻雜區(qū)設于半導體區(qū)域中，第二重摻雜區(qū)與第三重摻雜區(qū)分別位于第二導電柵極的正下方的半導體區(qū)域的相異兩側。第三重摻雜區(qū)耦接第二字符位元線，其中第三重摻雜區(qū)具有第二導電型。第四重摻雜區(qū)設于半導體區(qū)域中，第三重摻雜區(qū)與第四重摻雜區(qū)分別位于第三導電柵極的正下方的半導體區(qū)域的相異兩側。第四重摻雜區(qū)耦接第二共源線，其中第四重摻雜區(qū)具有第二導電型。第五重摻雜區(qū)設于半導體區(qū)域中，第四重摻雜區(qū)與第五重摻雜區(qū)分別位于第四導電柵極的正下方的半導體區(qū)域的相異兩側。第五重摻雜區(qū)耦接第一字符位元線，其中第五重摻雜區(qū)具有第二導電型。

5、在本發(fā)明的一實施例中，第一導電型為p型，第二導電型為n型。

6、在本發(fā)明的一實施例中，第一記憶晶胞被選擇進行程序化(programming)動作時，半導體區(qū)域耦合接地電壓，第一字符位元線耦合中電壓或高電壓，第一共源線耦合接地電壓或中電壓，其中高電壓大于中電壓，中電壓大于接地電壓。

7、在本發(fā)明的一實施例中，第一記憶晶胞未被選擇進行程序化(programming)動作時，半導體區(qū)域耦合接地電壓，第一字符位元線耦合接地電壓，第一共源線耦合低電壓或電性浮接，其中低電壓大于接地電壓。

8、在本發(fā)明的一實施例中，第一記憶晶胞被選擇進行抹除動作時，半導體區(qū)域耦合接地電壓，第一字符位元線耦合接地電壓，第一共源線耦合高電壓，其中高電壓大于接地電壓。

9、在本發(fā)明的一實施例中，第一記憶晶胞未被選擇進行抹除動作時，半導體區(qū)域耦合接地電壓，第一字符位元線電性浮接或耦接低電壓，第一共源線電性浮接，其中低電壓大于接地電壓。

10、在本發(fā)明的一實施例中，第一記憶晶胞被選擇進行讀取動作時，第一字符位元線耦合低電壓，半導體區(qū)域與第一共源線耦合接地電壓，其中低電壓大于接地電壓。

11、在本發(fā)明的一實施例中，第一記憶晶胞未被選擇進行讀取動作時，半導體區(qū)域與第一字符位元線耦合接地電壓，第一共源線耦合低電壓或電性浮接，其中低電壓大于接地電壓。

12、在本發(fā)明的一實施例中，第二記憶晶胞被選擇進行程序化(programming)動作時，半導體區(qū)域耦合接地電壓，第二字符位元線耦合中電壓或高電壓，第一共源線耦合接地電壓或中電壓，其中高電壓大于中電壓，中電壓大于接地電壓。

13、在本發(fā)明的一實施例中，第二記憶晶胞未被選擇進行程序化(programming)動作時，半導體區(qū)域耦合接地電壓，第二字符位元線耦合接地電壓，第一共源線耦合低電壓或電性浮接，其中低電壓大于接地電壓。

14、在本發(fā)明的一實施例中，第二記憶晶胞被選擇進行抹除動作時，半導體區(qū)域耦合接地電壓，第二字符位元線耦合接地電壓，第一共源線耦合高電壓，其中高電壓大于接地電壓。

15、在本發(fā)明的一實施例中，第二記憶晶胞未被選擇進行抹除動作時，半導體區(qū)域耦合接地電壓，第二字符位元線電性浮接或耦合低電壓，第一共源線電性浮接，其中低電壓大于接地電壓。

16、在本發(fā)明的一實施例中，第二記憶晶胞被選擇進行讀取動作時，第二字符位元線耦合低電壓，半導體區(qū)域與第一共源線耦合接地電壓，其中低電壓大于接地電壓。

17、在本發(fā)明的一實施例中，第二記憶晶胞未被選擇進行讀取動作時，半導體區(qū)域與第二字符位元線耦合接地電壓，第一共源線耦合低電壓或電性浮接，其中低電壓大于接地電壓。

18、在本發(fā)明的一實施例中，第三記憶晶胞被選擇進行程序化(programming)動作時，半導體區(qū)域耦合接地電壓，第二字符位元線耦合中電壓或高電壓，第二共源線耦合接地電壓或中電壓，其中高電壓大于中電壓，中電壓大于接地電壓。

19、在本發(fā)明的一實施例中，第三記憶晶胞未被選擇進行程序化(programming)動作時，半導體區(qū)域耦合接地電壓，第二字符位元線耦合接地電壓，第二共源線耦合低電壓或電性浮接，其中低電壓大于接地電壓。

20、在本發(fā)明的一實施例中，第三記憶晶胞被選擇進行抹除動作時，半導體區(qū)域耦合接地電壓，第二字符位元線耦合接地電壓，第二共源線耦合高電壓，其中高電壓大于接地電壓。

21、在本發(fā)明的一實施例中，第三記憶晶胞未被選擇進行抹除動作時，半導體區(qū)域耦合接地電壓，第二字符位元線電性浮接或耦合低電壓，第二共源線電性浮接，其中低電壓大于接地電壓。

22、在本發(fā)明的一實施例中，第三記憶晶胞被選擇進行讀取動作時，第二字符位元線耦合低電壓，半導體區(qū)域與第二共源線耦合接地電壓，其中低電壓大于接地電壓。

23、在本發(fā)明的一實施例中，第三記憶晶胞未被選擇進行讀取動作時，半導體區(qū)域與第二字符位元線耦合接地電壓，第二共源線耦合低電壓或電性浮接，其中低電壓大于接地電壓。

24、在本發(fā)明的一實施例中，第四記憶晶胞被選擇進行程序化(programming)動作時，半導體區(qū)域耦合接地電壓，第一字符位元線耦合中電壓或高電壓，第二共源線耦合接地電壓或中電壓，其中高電壓大于中電壓，中電壓大于接地電壓。

25、在本發(fā)明的一實施例中，第四記憶晶胞未被選擇進行程序化(programming)動作時，半導體區(qū)域耦合接地電壓，第一字符位元線耦合接地電壓，第二共源線耦合低電壓或電性浮接，其中低電壓大于接地電壓。

26、在本發(fā)明的一實施例中，第四記憶晶胞被選擇進行抹除動作時，半導體區(qū)域耦合接地電壓，第一字符位元線耦合接地電壓，第二共源線耦合高電壓，其中高電壓大于接地電壓。

27、在本發(fā)明的一實施例中，第四記憶晶胞未被選擇進行抹除動作時，半導體區(qū)域耦合接地電壓，第一字符位元線電性浮接或耦合低電壓，第二共源線電性浮接，其中低電壓大于接地電壓。

28、在本發(fā)明的一實施例中，第四記憶晶胞被選擇進行讀取動作時，第一字符位元線耦合低電壓，半導體區(qū)域與第二共源線耦合接地電壓，其中低電壓大于接地電壓。

29、在本發(fā)明的一實施例中，第四記憶晶胞未被選擇進行讀取動作時，半導體區(qū)域與第一字符位元線耦合接地電壓，第二共源線耦合低電壓或電性浮接，其中低電壓大于接地電壓。

30、在本發(fā)明的一實施例中，第一導電型為n型，第二導電型為p型。

31、在本發(fā)明的一實施例中，第一記憶晶胞被選擇進行程序化(programming)動作時，半導體區(qū)域耦合高電壓，第一字符位元線耦合中電壓或接地電壓，第一共源線耦合中電壓或高電壓，其中高電壓大于中電壓，中電壓大于接地電壓。

32、在本發(fā)明的一實施例中，第一記憶晶胞未被選擇進行程序化(programming)動作時，半導體區(qū)域耦合高電壓，第一字符位元線耦合高電壓，第一共源線耦合中電壓或電性浮接，其中高電壓大于中電壓。

33、在本發(fā)明的一實施例中，第一記憶晶胞被選擇進行抹除動作時，半導體區(qū)域耦合高電壓，第一字符位元線耦合高電壓，第一共源線耦合接地電壓，其中高電壓大于接地電壓。

34、在本發(fā)明的一實施例中，第一記憶晶胞未被選擇進行抹除動作時，半導體區(qū)域耦合高電壓，第一字符位元線耦合中電壓或電性浮接，第一共源線電性浮接，其中高電壓大于中電壓。

35、在本發(fā)明的一實施例中，第一記憶晶胞被選擇進行讀取動作時，半導體區(qū)域與第一共源線耦合中電壓，第一字符位元線耦合低電壓，其中中電壓大于低電壓。

36、在本發(fā)明的一實施例中，第一記憶晶胞未被選擇進行讀取動作時，半導體區(qū)域與第一字符位元線耦合中電壓，第一共源線耦合低電壓或電性浮接，其中中電壓大于低電壓。

37、在本發(fā)明的一實施例中，第二記憶晶胞被選擇進行程序化(programming)動作時，半導體區(qū)域耦合高電壓，第二字符位元線耦合中電壓或接地電壓，第一共源線耦合中電壓或高電壓，其中高電壓大于中電壓，中電壓大于接地電壓。

38、在本發(fā)明的一實施例中，第二記憶晶胞未被選擇進行程序化(programming)動作時，半導體區(qū)域耦合高電壓，第二字符位元線耦合高電壓，第一共源線耦合中電壓或電性浮接，其中高電壓大于中電壓。

39、在本發(fā)明的一實施例中，第二記憶晶胞被選擇進行抹除動作時，半導體區(qū)域耦合高電壓，第二字符位元線耦合高電壓，第一共源線耦合接地電壓，其中高電壓大于接地電壓。

40、在本發(fā)明的一實施例中，第二記憶晶胞未被選擇進行抹除動作時，半導體區(qū)域耦合高電壓，第二字符位元線耦合中電壓或電性浮接，第一共源線電性浮接，其中高電壓大于中電壓。

41、在本發(fā)明的一實施例中，第二記憶晶胞被選擇進行讀取動作時，半導體區(qū)域與第一共源線耦合中電壓，第二字符位元線耦合低電壓，其中中電壓大于低電壓。

42、在本發(fā)明的一實施例中，第二記憶晶胞未被選擇進行讀取動作時，半導體區(qū)域與第二字符位元線耦合中電壓，第一共源線耦合低電壓或電性浮接，其中中電壓大于低電壓。

43、在本發(fā)明的一實施例中，第三記憶晶胞被選擇進行程序化(programming)動作時，半導體區(qū)域耦合高電壓，第二字符位元線耦合中電壓或接地電壓，第二共源線耦合中電壓或高電壓，其中高電壓大于中電壓，中電壓大于接地電壓。

44、在本發(fā)明的一實施例中，第三記憶晶胞未被選擇進行程序化(programming)動作時，半導體區(qū)域耦合高電壓，第二字符位元線耦合高電壓，第二共源線耦合中電壓或電性浮接，其中高電壓大于中電壓。

45、在本發(fā)明的一實施例中，第三記憶晶胞被選擇進行抹除動作時，半導體區(qū)域耦合高電壓，第二字符位元線耦合高電壓，第二共源線耦合接地電壓，其中高電壓大于接地電壓。

46、在本發(fā)明的一實施例中，第三記憶晶胞未被選擇進行抹除動作時，半導體區(qū)域耦合高電壓，第二字符位元線耦合中電壓或電性浮接，第二共源線電性浮接，其中高電壓大于中電壓。

47、在本發(fā)明的一實施例中，第三記憶晶胞被選擇進行讀取動作時，半導體區(qū)域與第二共源線耦合中電壓，第二字符位元線耦合低電壓，其中中電壓大于低電壓。

48、在本發(fā)明的一實施例中，第三記憶晶胞未被選擇進行讀取動作時，半導體區(qū)域與第二字符位元線耦合中電壓，第二共源線耦合低電壓或電性浮接，其中中電壓大于低電壓。

49、在本發(fā)明的一實施例中，第四記憶晶胞被選擇進行程序化(programming)動作時，半導體區(qū)域耦合高電壓，第一字符位元線耦合中電壓或接地電壓，第二共源線耦合中電壓或高電壓，其中高電壓大于中電壓，中電壓大于接地電壓。

50、在本發(fā)明的一實施例中，第四記憶晶胞未被選擇進行程序化(programming)動作時，半導體區(qū)域耦合高電壓，第一字符位元線耦合高電壓，第二共源線耦合中電壓或電性浮接，其中高電壓大于中電壓。

51、在本發(fā)明的一實施例中，第四記憶晶胞被選擇進行抹除動作時，半導體區(qū)域耦合高電壓，第一字符位元線耦合高電壓，第二共源線耦合接地電壓，其中高電壓大于接地電壓。

52、在本發(fā)明的一實施例中，第四記憶晶胞未被選擇進行抹除動作時，半導體區(qū)域耦合高電壓，第一字符位元線耦合中電壓或電性浮接，第二共源線電性浮接，其中高電壓大于中電壓。

53、在本發(fā)明的一實施例中，第四記憶晶胞被選擇進行讀取動作時，半導體區(qū)域與第二共源線耦合中電壓，第一字符位元線耦合低電壓，其中中電壓大于低電壓。

54、在本發(fā)明的一實施例中，第四記憶晶胞未被選擇進行讀取動作時，半導體區(qū)域與第一字符位元線耦合中電壓，第二共源線耦合低電壓或電性浮接，其中中電壓大于低電壓。

55、在本發(fā)明的一實施例中，半導體區(qū)域為半導體基板或設于半導體基板上的磊晶層。

56、在本發(fā)明的一實施例中，第一導電柵極具有一第一條狀部以及與其垂直設置的多個第一指狀部，每一第一指狀部的一端連接第一條狀部，另一端往第一重摻雜區(qū)延伸。第二導電柵極具有一第二條狀部以及與其垂直設置的多個第二指狀部，每一第二指狀部的一端連接第二條狀部，另一端往第三重摻雜區(qū)延伸。第三導電柵極具有一第三條狀部以及與其垂直設置的多個第三指狀部，每一第三指狀部的一端連接第三條狀部，另一端往第三重摻雜區(qū)延伸。第四導電柵極具有一第四條狀部以及與其垂直設置的多個第四指狀部，每一第四指狀部的一端連接第四條狀部，另一端往第五重摻雜區(qū)延伸。

57、在本發(fā)明的一實施例中，提供一種只讀存儲器，其包括一場效晶體管與一電容器。場效晶體管的源極耦接一字符位元線，漏極耦接一共源線，其中字符位元線垂直交會共源線。電容器的一端耦接場效晶體管的柵極，另一端耦接字符位元線。

58、在本發(fā)明的一實施例中，場效晶體管與電容器設于具有第一導電型的一半導體區(qū)域中，場效晶體管與電容器共同包括一柵極介電區(qū)塊、一導電柵極、一第一重摻雜區(qū)與一第二重摻雜區(qū)。柵極介電區(qū)塊設于半導體區(qū)域上，導電柵極設于柵極介電區(qū)塊上。第一重摻雜區(qū)與第二重摻雜區(qū)設于半導體區(qū)域中，并分別位于導電柵極的正下方的半導體區(qū)域的相異兩側，且分別耦接字符位元線與共源線，其中第一重摻雜區(qū)與第二重摻雜區(qū)具有與第一導電型相反的第二導電型。

59、在本發(fā)明的一實施例中，第一導電型為p型，第二導電型為n型。

60、在本發(fā)明的一實施例中，第一導電型為n型，第二導電型為p型。

61、在本發(fā)明的一實施例中，導電柵極具有一條狀部以及與其垂直設置的多個指狀部，每一指狀部的一端連接條狀部，另一端往第一重摻雜區(qū)延伸。

62、在本發(fā)明的一實施例中，半導體區(qū)域為半導體基板或設于半導體基板上的磊晶層。

63、根據(jù)本發(fā)明提供的具體實施例，本發(fā)明公開了以下技術效果：

64、基于上述，本發(fā)明提供的多次寫入只讀存儲器陣列及其只讀存儲器從場效晶體管的源極提供柵極電壓，以大幅減少電容的面積與整體阻值，并提升電容值。